زبان توصیف سخت افزار Verilog

زبان توصیف سخت‌افزاری Verilog‌ جهت مدل‌سازی سیستم‌های الكترونیكی ابداع شده است كه كلیه مراحل طراحی، ارزیابی و پیاده سازی یک مدار آنالوگ یا دیجیتال یا یک مدار تركیبی را پوشش می‌دهد. Syntax این زبان بسیار مشابه زبان C است. این زبان از سال 1990 به عنوان محبوب ترین زبان برای توصیف مدارهای دیجیتال تبدیل شد و سپس در سال 1995 به عنوان یک استاندار IEEE به تصویب رسید (1364 – 1995). نسخه‌های ارتقا یافته‌ی این زبان در سال‌های 2001 و 2005 نیز عرضه شد.

در ابتدا Verilog برای شبیه سازی مدارهای دیجیتال در نظر گرفته شده بود. امروزه دستورات Verilog با استفاده از نرم افزارهای طراحی به صورت سخت افزارهایی از مدار پیاده سازی می‌شود. یادگیری تمام دستورات و مشخصات Verilog بسیار پیچیده و دشوار است. اما برای استفاده در سنتز مدار تنها دانستن بخشی از این دستورات کافی است. ما فقط برحسب نیاز و مثال ها و مسائلی که در هر فصل از کتاب آمده است، ویژگی هایی از این زبان را بررسی می‌نماییم.

مهمترین وجه تمایز یک HDL با یک زبان برنامه نویسی متداول مانند C در نحوه اجرا خط کدها می‌باشد. در زبان برنامه نویسی مانند C ، خط کد ها به ترتیب و متوالی اجرا می‌شوند؛ اما از آنجا که سخت افزارهایی که ممکن است از چندین بخش ساخته شده باشد و خروجی هر بخش به صورت همزمان تغییر می‌کند، در HDL ها تمام خط کد ها به صورت موازی و همزمان اجرا می‌شوند. به خاطر بسپارید که Verilog یک زبان برنامه نویسی نیست؛ بلکه یک زبان توصیف سخت افزاری است.