سینتکس Verilog

نام اشیا (ماژول ها و داده ها) در Verilog باید با یکی از حروف الفبا و یا علامت “_” شروع شوند و می‌توانند شامل حروف، اعداد، “_” و کاراکتر “$” باشند. Verilog به حروف کوچک و بزرگ نیز حساس است. بنابراین داده‌ای به اسم a با داده‌ا‌ی دیگر به اسم A یکسان نیست توضیحات در Verilog با علامت «//» شروع می‌شود و تا انتهای آن خط ادامه دارد. توضیحات چند خطی در داخل «/*» و «*/» قرار می‌گیرند.

// Comments
/* Multi line comments